Stand: 2004-03

Thomas Mertin
Netzwerk- und Elektrotechnik
D-41334 Nettetal

Einsatzbereiche: Modem Verbindungen, Computer Peripherie (Tastatur, Maus), Integrierte Fertigung (CIM), Telekommunikation, Feldbus (Profibus, SINEC-L2, Interbus), Installationsbussystem (EIB), Autoelektronik, Computernetzwerke

Prinzip: Datenelemente (Bits) werden nacheinander abgesandt und empfangen.

Grundprobleme:

• Taktgleichheit
• Aufbau bzw. Beendigung der Übertragung
• Übereinkünfte (elektrische Eigenschaften und logische Formate)
• Fehlerfreiheit bzw. Korrektur

Formatbeschreibung

Aufbau: Start Bit
Ende: Stop Bit (1, 1 1/2 oder 2 Bit)
Prüfung: Parität (gerade Anzahl von "1")
Sender und Empfänger arbeiten mit gleicher Takt- bzw. Bitgeschwindigkeit

Schaltung

Vereinbarungen: Nach der Übertragung eines Bytes müssen mindestens zwei Stop-Bits eingefügt werden.

Problematisierung:

• gleiche Taktfrequenz bei Sender und Empfänger erforderlich
• Einfügen der Start- und Stop-Bits beim Sender
• Erkennung des Start-Bits beim Empfänger

Prinzipschaltbild

Sender Baugruppe

Schaltung:

Impulsdiagramm:

Empfänger Baugruppe

Die Empfänger Baugruppe besteht aus den Funktionseinheiten:

• Anfangserkennung zur Erkennung des Start-Bits.
• rücksetzbarer Frequenzteiler (1/16) zur Erzeugung des Schiebetaktes.
• Empfangs-Schieberegister zur Seriell-Parallel-Umsetzung
• Endeerkennung zur Erzeugung der Mitteilung an die Empfänger-CPU und zum Zwischenspeichern des empfangenen Datenbytes
• Daten Zwischenspeicher mit Tristate-Ausgängen
• Adreßvergleicher für den Baugruppenzugriff durch die Empfänger CPU

Die Anfangserkennung wird mit Hilfe eines UND-Gatters, dem 4-Bit-Zähler (Z1) und einem Flip-Flop realisiert. In der "Ausgangslage, wenn keine serielle Übertragung erfolgt, ist das Flip-Flop gesetzt. Der Ausgang Q öffnet mit seinem H-Pegel die Torschaltung (UND-Gatter), und der auf der seriellen Eingangsleitung anliegenden H-Pegel (Stop-Bits) setzt den Zähler Z1 zurück auf den Zählerstand Null.

Wird vom Sender die serielle Übertragung eines Datenbytes eingeleitet, so wird der Rücksetzeingang des Zählers Z1 durch das Startbit auf L-Pegel geschaltet, und der Zähler kann im Takt der Systemfrequenz (2Mhz, T = 0,5µs) den Zählvorgang beginnen. Beim Erreichen des Zählerstandes acht, also ca. 4µs nach der H/L-Flanke des Start-Bits, wird das Flip-Flop zurückgesetzt und damit das UND-Tor geschlossen (Q = L-Pegel). Der 4-Bit-Zähler kann damit nicht mehr zurückgesetzt werden, auch wenn der Pegel der seriellen Eingangsleitung auf High geschaltet wird.
Die erste positive Flanke des Ausgangssignals Q_D liegt demnach etwa in der Mitte des Start-Bits. Die Ungenauigkeit, mit der die Bitmitte getroffen wird, ergibt sich daraus, daß das Start-Bit (Sender Aktivität) nicht synchron zum Takt des Empfänger Systems eintrifft. Damit werden für die Zeit bis zum Erreichen des Zählerstandes acht mindestens sieben maximal acht Taktzyklen des Empfänger Clocks benötigt (3,5...4µs).

Mit der positiven Flanke des Zähler Ausgangssignals (f = 125kHz, T = 8µs) wird der Pegel der seriellen Eingangsleitung im Abstand von 8µs in das Schieberegister eingelesen und entsprechend weitergeschoben. Die Abtastung erfolgt also zum erstenmal in der Mitte des Start-Bits und anschließend jeweils in der Mitte der nachfolgenden Bits (Daten und Stop-Bits). Nach insgesamt neun Schiebeimpulsen sind alle acht Datenbits eingelesen, das Start-Bit steht dabei nicht mehr im Schieberegister zur Verfügung, es wird quasi mit dem neunten Schiebeimpuls rechts herausgeschoben.

Bei Erreichen des Zählerstandes acht (Datenbit D6 wurde vor 4µs eingelesen) erfolgt eine Mitteilung an die Empfänger CPU (Interruptanforderung). Die Diode V1 dient zur Entkopplung von anderen Interruptquellen, da ansonsten ein H-Pegel auf den Ausgang Q_D von Z2 gelangen könnte. Gleichzeitig erhält der 8-Bit Zwischenspeicher an seinem statischen Clock Eingang einen H-Pegel, die Ausgangspegel des Schieberegisters werden damit also in den Zwischenspeicher übernommen, aber noch nicht auf die Ausgänge (Datenbus des Empfängersystems) geschaltet. Die Übernahme der parallelen Datenimpulse erfolgt solange, bis das Clock Signal des Zwischenspeichers wieder auf L-Pegel geschaltet wird.

- Datenblockweise

- Synchronisierung:
externer Taktzeichen über separate Leitung
Mitführen des Taktinfos durch Bitfolgen
Einstreuen von speziellen Synchronisierzeichen

USART = Universal synchronous asynchronous receiver transmitter
UART = Universal asynchronous receiver transmitter
SIO = Serial input output
MUART = Multifunctional universal asynchronous receiver transmitter
SCC = Serial communication controller
LANC = Local area network controller

Pinbelegung

Blockschaltbild

Das Betriebsarten- und das Kommandoregister bestimmen gemeinsam die Funktion des seriellen Schnittstellenbausteins. Durch Programmierung, womit das Einschreiben bestimmter Steuerworte in diese Register gemeint ist, wird z.B. die synchrone oder die asynchrone Betriebsart und die Datenwortlänge der seriellen Datenübertragung festgelegt.

Das Senderegister gehört zum seriellen Datensender. Es erhält die seriell auszugebenden Daten in paralleler Form über den Datenbus Puffer und den internen Datenbus. Innerhalb des Datensenders werden das Start-Bit und die Stop-Bits in den Datenstrom eingefügt, der am Anschluß TxD (Transmitter data) in serieller Form ausgegeben wird. Außerdem erfolgt im Datensender die Parallel-Seriell-Wandlung, wozu die Sendersteuerung vom Baudratenteiler den Sendetakt (Transmitter clock) erhält.

Das Empfängerregister kann über den Anschluß RxD (Receiver data) einen seriellen Datenstrom empfangen. Innerhalb des Datensenders findet die Seriell-Parallel-Wandlung der empfangenen Daten statt, wobei alle zusätzlichen Bits (Start-, Paritäts- und Stop-Bits) aus dem empfangenen Signal entfernt werden. Vom Baudratenteiler erhält die Empfängersteuerung den Empfängertakt (Receiver clock), der in der Baugruppe "Programmierbare Serienschnittstelle" gleich dem Sendertakt ist. Da die Sender- und Empfängersteuerung des 8251 getrennte Takteingänge besitzen, kann beim Sender und Empfänger mit unterschiedlichen Baudraten gearbeitet werde, falls dies erforderlich ist.

Steuerregister und Datenregister

Vergleicht man die Register des Bausteins 8251 miteinander, so kann zwischen Steuerregistern und Datenregistern unterschieden werden. In einige der Register kann der Prozessor Daten einschreiben, andere dagegen nur lesen.

Zur Unterscheidung der Gruppen Steuer- und Datenregister dient der Bausteinanschluß :
Führt H-Pegel, sind die Steuerregister, bei L-Pegel die Datenregister ausgewählt.
Das Status- und das Empfängerregister können nur gelesen, Betriebsarten-, Kommando- und Senderregister nur beschrieben werden.
Mit Hilfe der L-aktiven Steuerleitung die mit dem Bausteinanschluß verbunden ist, schreibt der Prozessor Datenwerte in den Baustein ein.
Zur Unterscheidung, ob bei einem Schreibvorgang das Senderegister (mit den seriell auszugebenden Daten) oder das Betriebsarten- bzw. Kommandoregister (mit Steuerworten) beschrieben wird, dient der Bausteinanschluß (Control / Data), der mit der Adreßleitung A0 verbunden ist.

Funktionsbeschreibung

Das Statusregister erhält sowohl vom seriellen Datensender als auch vom seriellen Datenempfänger Informationen über den Zustand dieser Einheiten. Beispiele hierfür sind das Auftreten von Übertragungsfehlern (Parity Error oder Frame Error) oder Meldungen wie "Senderegister leer" und "Empfangsregister hat Zeichen empfangen". Der Prozessor kann das Statusregister lesen und erkennt hierdurch u.a., ob er ein neues Zeichen zur seriellen Ausgabe an die Baugruppe ausgeben kann oder ob ein seriell empfangenes Zeichen vorliegt und eingelesen werden muß.

Damit der serielle Schnittstellenbaustein Daten vom Prozessor erhalten oder an ihn abgeben kann, muß der Anschluß über die Leitung Bausteinfreigabe L-Signal erhalten. Es stammt vom Adreßvergleicher und wird nur abgegeben, wenn die Baugruppe vom Prozessor angesprochen wird, d.h. wenn die Bitkombination der Adreßleitungen A4...A7 gleich ist mit der Bitkombination, die mit den Schaltern eingestellt wurde (Baugruppennummer).

Die Auswahl der einzelnen Register beim Datenverkehr mit der CPU erfolgt mit Hilfe der Bausteinanschlüsse ,  und , auf die später noch weiter eingegangen wird.

Zur zeitlichen Steuerung der internen Vorgänge besitzt der Baustein 8251 die drei Taktanschlüsse ,  und CLK.  und bestimmen die sender- bzw. empfängerseitige Datenübertragungsrate (Baudrate). Hierzu wird der 2MHz Systemtakt einem Baudratenteiler zugeführt, der z.B. Baudraten von 1200Bd, 600Bd, 300Bd und 150Bd ermöglicht.
An CLK ist ein Taktsignal erforderlich, dessen Frequenz wesentlich höher als die höchste Ausgangsfrequenz des Baudratenteilers ist. Hierzu eignet sich der 2MHz Systemtakt, der durch ein Inverter invertiert auf den CLK-Anschluß geführt wird. Diese Invertierung soll das CLK-Signal lediglich auffrischen.
Das RESET-Signal muß invertiert werden, da der Schnittstellenbaustein einen H-aktiven Reset Eingang besitzt. Nach jedem Reset muß der Baustein neu programmiert werden.

Bei L-Signal an gelangen die vom Prozessor ausgegebenen Datenworte in das Senderregister. Liegt bei einem Schreibvorgang am Anschluß jedoch H-Pegel vor, wird entweder das Betriebsarten- oder das Kommandoregister mit einem Steuerwort beschrieben. Diesen Vorgang nennt man Initialisieren des Schnittstellenbausteins, wodurch die Betriebsart programmiert wird.

Bedingt durch die Vielzahl der Programmiermöglichkeiten besitzt der 8251 nicht nur ein, sondern zwei die Arbeitsweise bestimmende Register. Die Unterscheidung, ob das ausgegebene Steuerwort in das Betriebsartenregister oder in das Kommandoregister gelangt erfolgt nicht durch die Schaltung, sondern durch folgende Festlegung: nach einem Kaltstart des Mikrocomputers wird das erste Initialisierungsbyte stets in das Betriebsartenregister geschrieben. Das zweite und alle weiteren Steuerbytes gelangen in das Kommandoregister. Beide Register sind unter derselben Adresse an­sprechbar.

Mit Hilfe der L-aktiven Steuerleitung , die mit dem Bausteinanschluß  verbunden ist, löst der Prozessor das Lesen von Daten aus dem Schnittstellenbaustein aus. Der Signalzustand des Anschlusses  bestimmt dabei wieder, welches Register gelesen wird: Bei H-Pegel an gelangt der Inhalt des Statusregisters auf den Datenbus, bei L-Pegel der des Empfängerregisters.

Programmierung

Bevor der serielle Schnittstellenbaustein Daten aussenden oder empfangen kann, muß er initialisiert, d.h. in seiner Betriebsart programmiert werden. Hierzu gibt der Prozessor zwei Steuerbytes in festgelegter Reihenfolge aus: Das erste, Betriebsarten-Wort genannte Steuerbyte, gelangt in das Betriebsartenregister, das zweite (Kommando-Wort) in das Kommandoregister. Beide Register besitzen die gleiche Portadresse. Die erforderlichen Steuerworte können im Prozessor durch den Befehl MVI A,konst Gebildet und durch OUT Adr ausgegeben werden.

Das Betriebsarten-Wort

Bit D7 im Synchronbetrieb:
1 = einfaches Synchronisationszeichen
0 = doppeltes Synchronisationszeichen

Bit D6 im Synchronbetrieb:
1 = externe Synchronisation
0 = interne Synchronisation

D0 / D1: Baudraten- und Betriebsarten Bits (B! / B2)
Mit B1 und B2 wird die Betriebsart und das interne Teilerverhältnis des seriellen Schnittstellenbausteins festgelegt. Für den MFA-Computer kommt nur der Asynchronbetrieb mit 16- oder 64-facher interner Frequenzteilung in Frage.

D2 / D3: Längen Bits (L1 / L2)
L1 und L2 des Betriebsartenwortes bestimmen die Länge der Datenübertragung, womit die Anzahl der Datenbits innerhalb einer Übertragungsstrecke gemeint ist (nicht die Gesamtlänge). Meistens wird eine Übertragung von 7 Bit (z.B. ASCII-Zeichen) oder 8 Bit (für allgemeine Datenübertragung) gewählt. Eine 5 Bit Übertragung ist z.B. für den Baudot-Code (5-Bit-Fernschreibcode) erforderlich.

D4: Paritätsprüfung ein- und ausschalten (PEN, Parity enable)
Bei L-Signal bildet der Sender kein Paritätsbit. Außerdem prüft der Empfänger nicht die Parität empfangener Zeichen. Bei H-Signal fügt der Sender automatisch Paritätsbits in den Datenstrom ein, und der Empfänger überprüft die Parität der empfangenen Zeichen. Das Ergebnis der Paritätsprüfung steht im Statusregister.

D5: gerade Parität (EP, Even parity)
Falls das Paritätsbit mit dem Steuerbit PEN eingeschaltet wurde bzw. Eine Paritätsprüfung erfolgen soll, kann mit EP zwischen der geraden und der ungeraden Parität gewählt werden.

D6 / D7: Anzahl der Stop-Bits (S1 / S2)
Im Asynchronbetrieb wird hiermit die Anzahl der Stop-Bits festgelegt. Im Synchronbetrieb haben diese Bits eine andere Bedeutung.

Das Kommando-Wort

Das Kommandowort, mit dessen Hilfe mehrere Funktionen gesteuert werden können, gelangt nach der Programmierung des Betriebsartenregisters stets in das Kommandoregister.

Das Statuswort

Während des Programmablaufs kann der Mikroprozessor jederzeit das Statuswort lesen.
Im Statuswort wird der Zustand einer Reihe von Bausteinanschlüssen hinterlegt.
Weiterhin wird das Auftreten von Fehlern bei empfangenen Datenzeichen angezeigt.

Die Kommunikationsprotokolle sind international vereinbarte Steuerungsverfahren, die den Austausch von Daten zwischen zwei oder mehreren Datenstationen regeln. Dabei sind u.a. folgende Punkte klärungsbedürftig:

• welches Gleichlaufverfahren (Synchron, Asynchron)
• welche Betriebsart (Simplex SX, Halb Duplex HX, Voll Duplex DX)
• Code
• Bedeutung und Art der Steuerzeichen
• Aufbau der Datenblöcke (insbesonders bei Synchron)
• Sicherung (Behandlung von Fehlern, wie oft wird im Fehlerfall wiederholt)

Steuerungsverfahren

XON/XOFF - Protokoll

Merkmal:

• sehr einfach
• nur der eigentliche Datenfluß wird überwacht
• Empfänger steuert den Datenfluß

XON = ASCII-Code DC1 (11H)
XOFF = ASCII-Code DC3 (13H)

XMODEM - Protokoll

Blockaufbau beim XMODEM - Protokoll

SOH = Start of header (Anfang des Kopfes) = ASCII-Code 01H
BCC = Binary check control

Steuerung der Übertragung. Übertragungsfehler werden durch Blockwiederholung korrigiert.

Verwendete Steuerzeichen:
NAK = Negative acknowledge (Negative Rückmeldung) = ASCII-Code 15H
ACK = Acknowledge (Positive Rückmeldung) = ASCII-Code 06H
EOT = End of transmission (Ende der Übertragung) = ASCII-Code 04H

BSC-Protokoll (Binary Synchronious Control)

Byte orientiertes Protokoll (HDLC - High Density Link Control = Bit orientiert)

Phasen einer Kommunikation:
Phase 1: Verbindungsaufbau
Phase 2: Dialogeröffnung
Phase 3: Nachrichtenübermittlung
Phase 4: Beendigung des Dialogs
Phase 5: Verbindungsabbau

Übertragungssteuerzeichen

Die Übertragungssteuerzeichen können je nach Protokollvariante im CCITT-Code Nr.5 oder im EBCDIC (extended binary coded decimal interchange code) übertragen werden.

Formatzeichen zum Aufbau von Nachrichtentexten

Steuerzeichen für Mitteilung des Senders an den Empfänger

Rückmeldungen

Synchronisationszeichen

Punkt zu Punkt Verbindung

ACK 0                                                       ACK 1                                    ACK0
BCC = Binary Check Control

Mehrpunktnetz

Fehlerfreies Ablaufbeispiel

Polling = geradzahliges Gerät (Bsp. Gerät 2)
Selecting = ungeradzahliges Gerät (Bsp. Gerät 1)

Ablaufbeispiel mit Übertragungsfehler

Transparenzmodus

Eine typische Anwendung ist der Austausch von Rechnerprogrammen in Maschinensprache.
Die Bedeutung der Steuerzeichen im normalen Übertragungsmodus werden bei transparenter Anwendung aufgehoben.
Um bei einer Übertragung beliebiger Bit Kombinationen Steuerzeichen als solche zu kennzeichnen, wird ein DLE vorangestellt.

*= in der BCC Kalkulation enthalten

Polling (Sendeaufruf)

Selecting (Empfangsaufruf)

Ein Empfangsaufruf liegt vor, wenn die Leitstation oder eine durch vorangegangenes Polling zu Sendestation gewordene Trabantenstation zum Empfang einer Nachricht auffordert (gezielt -⟩ nicht zyklisch).

Nachricht an: webmaster@mertech.de